vhdl描述总线问题

wuyiyinshi 发表于 2008-05-31 22:51

小弟比较菜，请问用vhdl怎么描述总线啊，如果有三个模块，要把模块的输入输出连到数据缓冲器上，是不是要用总线啊？大家能不能给我个思路？谢谢

cjaizss 发表于 2008-05-31 23:11

把3个模块的架构画出来，数据输入来源何处？数据输出输往何地？
总线不总线，是取决你是否连入总线

wuyiyinshi 发表于 2008-06-01 09:41

哦，不好意思，应该用的是赛灵的开发板，输入输出都在板上，三个模块都是八位的，通过地址信号选择，考虑到端口引脚不够，要复用，所以我想是不是能用一条总线把选择的模块输入输出在相同的引脚，用总线我的思路主要是在端口复用上~~

cjaizss 发表于 2008-06-01 11:40

使用总线,闲时输出高阻信号,不会干扰强信号传递。
http://linux.chinaunix.net/bbs/thread-908001-1-5.html

wuyiyinshi 发表于 2008-06-01 13:35

哦，谢谢啦~~~~~

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