cjaizss 发表于 2007-09-03 10:57

VHDL硬件描述语言与数字逻辑电路设计

本来我并不想贴这个，因为现在的设计越来越多用verilog。
可是verilog太过于自由，有的时候出错别说新手，老手也一下子未必搞清楚问题出在哪里。
相对而言，VHDL却是语法非常严谨的语言，很适合新手来学，因为比较好控制，架构会很清晰。
一共10部分，全部下载即可解压

[ 本帖最后由 cjaizss 于 2007-9-3 10:59 编辑 ]

cjaizss 发表于 2007-09-03 10:58

这是第二部分。。。。。。。。。。。

cjaizss 发表于 2007-09-03 11:00

第三部分。。。。。。。。。。。。。

cjaizss 发表于 2007-09-03 11:02

第四部分。。。。。。。。。

cjaizss 发表于 2007-09-03 11:04

第五部分。。。。。。。。。。

cjaizss 发表于 2007-09-03 11:06

第六部分。。。。。。。。。

cjaizss 发表于 2007-09-03 11:07

第七部分。。。。。。。。。。。。。。

cjaizss 发表于 2007-09-03 11:11

第八部分。。。。。。。。。。。。。。。。。

cjaizss 发表于 2007-09-03 11:13

第九部分。。。。。。。。。。。。。。。

cjaizss 发表于 2007-09-03 11:14

第十部分，最后一部分。。。。。。。。
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