verilog沿触发的误解
总是看到有人说verilog的电平触发,实际上语法上,verilog根本不存在电平触发所谓电平触发是锁存性质.
有人举了以下这样的例子
always@(a or b)
d=a&b;
这是一个与门,是靠沿触发仿的,不是电平触发,只是a,b发生电平变化的瞬间完成以下动作
但并不是说verilog不能仿出电平触发的功能,以下是锁存.
always@(a or b)
if(a)
c<=b;
这在语法上依然是沿触发,语法上也依然是a,b发生电平变化的瞬间完成以下动作
回复 1# cjaizss
always@(posedge a)
alwasys@(negedge a)
这一个是以上沿触发一个是以下沿触发
always@(a)
是双沿触发
加or连接是表示多个信号的沿触发均可
没有什么电平触发 哦哦，受教了 在仿真器里面，只有事件（event），没有沿，也没有电平。
可以参考一下ieee 1364相应章节的说明，只有几页。
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