Chinaunix

标题: 《硬件软件接口》上有点不清楚 [打印本页]

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作者: smalloc    时间: 2010-09-28 22:06
标题: 《硬件软件接口》上有点不清楚


单时钟周期的指令设计是所有的动作在一个时钟内完成
而多周期可以配合流水线
那么分阶段的最小单元的限制条件是什么？
在一个时钟内完成的动作内部数据通路只能有且必有一次寄存？

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作者: prolj    时间: 2010-09-29 10:46
忘了，我身边全是设计Arch的。

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作者: smalloc    时间: 2011-01-02 22:51


由这个帖子 http://linux.chinaunix.net/bbs/thread-1176129-1-1.html
回想起了这个帖子.上面的结论是成立的.
在中文版本189面讲的就是这个问题.
另外图5-4中说:状态单元的更新由时钟边缘触发,所以不可能在一个时钟周期内出现反馈.
考虑这个图.
------->[状态单元]--------------->(组合逻辑)----------------
|                                                                                    |
------------------------------------------------------------
但是这段话实际上与523面的描述不是精确符合
523面对D触发器的描述为主从锁存器(一般数字电路书上叫主从触发器),通过时钟上 下2个边缘控制.即在2个边缘都有电路变化.我觉得这个才是真实的不会反馈的原因.
考虑只有一级触发器时,首先边缘触发方式有2种,主要是控制数据有效传入时,分为元件延时和反馈延时,其效果就是在一个很短的水平电平期间允许输入.所以本质上和电平触发区别并不大.但是不管哪种方式.在输出后通过组合电路反映到输入,而输入通过边缘期间控制输出, 是不可能不发生反馈的.
520面也提到了一种时钟控制方法.用时钟决定何时数据有效.这实际上一种比较慢速的方法.可能数据有效无效要多个时钟周期精确控制.当然并不意味着只有一级的时候不会发生反馈.

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作者: cjaizss    时间: 2011-01-03 01:20
一般单沿触发器，一个时钟周期只可以变一次；
双沿触发器，一个时钟可以变两次。
话说回来，我没有用过支持双沿的fpga

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作者: smalloc    时间: 2011-01-03 12:56
上面说的改变2次.不是指触发器外面,而是指里面.因为存在主从结构.从外面看也只一次
比如假设是上升边沿触发,对与上图,从输出经过组合电路改变主锁存器,在下降边沿,主再改变从.
如果没有主从结构,仅在上升边沿完成所有的操作,很难想象不反馈.除非触发器输出的电信号载体是被"挤"到组合电路中去.并且一旦出去就不再影响.也就是单向的挤,还得有一点延时,当信号再从组合电路出来进入触发器输入.这个时候又要保证输出已经被钳断...
这个方式存在的一种可能电路是

------->[1边沿触发状态单元]----->[2边沿触发的锁存器]-------(组合逻辑)----->
这个结构就和主从触发器一样了.区别在于在一个时钟上升边沿要精确通过延时做到:边沿2先有效输入开启,边沿1再开启,在状态单元输出改变前边沿2禁止,也就是保证整个路不出现环.

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作者: cjaizss    时间: 2011-01-03 22:44

上面说的改变2次.不是指触发器外面,而是指里面.因为存在主从结构.从外面看也只一次
比如假设是上升边沿触发 ...
smalloc 发表于 2011-01-03 12:56

    我说的双沿触发器改变两次当然是指该“寄存器”的值（输出）被改变两次，否则哪能叫双沿触发器？一般不会使用这样的触发器

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作者: cjaizss    时间: 2011-01-04 22:44

我说的双沿触发器改变两次当然是指该“寄存器”的值（输出）被改变两次，否则哪能叫双沿触发器？ ...
cjaizss 发表于 2011-01-03 22:44

    给一个比较简单的双沿触发器的架构，用verilog如下描述，由三个两路复用器搭成
module MUX(out,in0,in1,sel);
input in0,in1,sel;
output out;
assign out=sel?in1:in0;
endmodule

module DET_ff(D,clk,Q);
input D,clk;
output Q;
wire sig0,sig1;
MUX mux1(sig0,sig0,D,clk);
MUX mux2(sig1,D,sig1,clk);
MUX mux3(Q,sig0,sig1,clk);
endmodule

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作者: cjaizss    时间: 2011-01-04 22:46
我们再来写一个testbench.
其中D,clk部分我用以下脚本生成
#!/bin/bash
clk=0
D=0
for((i=1;i<100;i++));do
        echo '#10;'
        let x=RANDOM%2
        if [ $x = 1 ];then
                let D=\!D;
                echo D="$D;"
        else
                let clk=\!clk;
                echo clk="$clk;"
        fi
done
之后生成的test bench如下：

1. 
   
2. module test_bench_DET_ff;
   
3. reg D,clk;
   
4. wire Q;
   
5. initial
   
6. begin
   
7. clk=0;
   
8. D=0;
   
9. #10;
   
10. D=1;
    
11. #10;
    
12. D=0;
    
13. #10;
    
14. clk=1;
    
15. #10;
    
16. D=1;
    
17. #10;
    
18. D=0;
    
19. #10;
    
20. D=1;
    
21. #10;
    
22. clk=0;
    
23. #10;
    
24. clk=1;
    
25. #10;
    
26. clk=0;
    
27. #10;
    
28. D=0;
    
29. #10;
    
30. D=1;
    
31. #10;
    
32. D=0;
    
33. #10;
    
34. D=1;
    
35. #10;
    
36. D=0;
    
37. #10;
    
38. clk=1;
    
39. #10;
    
40. D=1;
    
41. #10;
    
42. clk=0;
    
43. #10;
    
44. D=0;
    
45. #10;
    
46. D=1;
    
47. #10;
    
48. clk=1;
    
49. #10;
    
50. clk=0;
    
51. #10;
    
52. clk=1;
    
53. #10;
    
54. D=0;
    
55. #10;
    
56. D=1;
    
57. #10;
    
58. D=0;
    
59. #10;
    
60. clk=0;
    
61. #10;
    
62. D=1;
    
63. #10;
    
64. D=0;
    
65. #10;
    
66. D=1;
    
67. #10;
    
68. clk=1;
    
69. #10;
    
70. D=0;
    
71. #10;
    
72. D=1;
    
73. #10;
    
74. D=0;
    
75. #10;
    
76. D=1;
    
77. #10;
    
78. clk=0;
    
79. #10;
    
80. clk=1;
    
81. #10;
    
82. D=0;
    
83. #10;
    
84. clk=0;
    
85. #10;
    
86. clk=1;
    
87. #10;
    
88. D=1;
    
89. #10;
    
90. clk=0;
    
91. #10;
    
92. clk=1;
    
93. #10;
    
94. clk=0;
    
95. #10;
    
96. D=0;
    
97. #10;
    
98. D=1;
    
99. #10;
    
100. D=0;
     
101. #10;
     
102. clk=1;
     
103. #10;
     
104. D=1;
     
105. #10;
     
106. clk=0;
     
107. #10;
     
108. D=0;
     
109. #10;
     
110. D=1;
     
111. #10;
     
112. clk=1;
     
113. #10;
     
114. D=0;
     
115. #10;
     
116. D=1;
     
117. #10;
     
118. clk=0;
     
119. #10;
     
120. D=0;
     
121. #10;
     
122. D=1;
     
123. #10;
     
124. D=0;
     
125. #10;
     
126. clk=1;
     
127. #10;
     
128. D=1;
     
129. #10;
     
130. D=0;
     
131. #10;
     
132. D=1;
     
133. #10;
     
134. clk=0;
     
135. #10;
     
136. clk=1;
     
137. #10;
     
138. D=0;
     
139. #10;
     
140. clk=0;
     
141. #10;
     
142. clk=1;
     
143. #10;
     
144. clk=0;
     
145. #10;
     
146. D=1;
     
147. #10;
     
148. D=0;
     
149. #10;
     
150. D=1;
     
151. #10;
     
152. D=0;
     
153. #10;
     
154. D=1;
     
155. #10;
     
156. clk=1;
     
157. #10;
     
158. clk=0;
     
159. #10;
     
160. clk=1;
     
161. #10;
     
162. D=0;
     
163. #10;
     
164. D=1;
     
165. #10;
     
166. D=0;
     
167. #10;
     
168. D=1;
     
169. #10;
     
170. clk=0;
     
171. #10;
     
172. clk=1;
     
173. #10;
     
174. clk=0;
     
175. #10;
     
176. clk=1;
     
177. #10;
     
178. D=0;
     
179. #10;
     
180. clk=0;
     
181. #10;
     
182. D=1;
     
183. #10;
     
184. D=0;
     
185. #10;
     
186. D=1;
     
187. #10;
     
188. D=0;
     
189. #10;
     
190. clk=1;
     
191. #10;
     
192. clk=0;
     
193. #10;
     
194. D=1;
     
195. #10;
     
196. clk=1;
     
197. #10;
     
198. clk=0;
     
199. #10;
     
200. clk=1;
     
201. #10;
     
202. clk=0;
     
203. #10;
     
204. clk=1;
     
205. #10;
     
206. clk=0;
     
207. 
     
208. $stop();   
     
209. end
     
210. DET_ff A(D,clk,Q);
     
211. endmodule
     

复制代码

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作者: cjaizss    时间: 2011-01-04 22:50
modlesim仿真结果如下：

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作者: cjaizss    时间: 2011-01-05 10:18

modlesim仿真结果如下：
cjaizss 发表于 2011-01-04 22:50

    带复位的双沿触发
module MUX(out,in0,in1,sel);
input in0,in1,sel;
output out;
assign out=sel?in1:in0;
endmodule

module DET_ff(D,clk,rst,Q);
input D,clk,rst;
output Q;
wire sig0,sig1;
wire _sig0,_sig1;
parameter INIT_VALUE_AFTER_RESET=0;
assign sig0=rst?INIT_VALUE_AFTER_RESET:_sig0;
assign sig1=rst?INIT_VALUE_AFTER_RESET:_sig1;
MUX mux1(_sig0,sig0,D,clk);
MUX mux2(_sig1,D,sig1,clk);
MUX mux3(Q,sig0,sig1,clk);
endmodule

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作者: smalloc    时间: 2011-01-05 12:07


回复 7# cjaizss


    不动verilog语法,多路选择器是纯组合电路吗?
如果是.从图上看确实出现边沿触发的效果,不知道产生的? 而且时钟不跳变,即使D变化也不会影响输出.

多路的逻辑图是

D------[与门]---------------------
           |                                   |
clk------                              -------
clk~--------                        | 或门 |----------
                |                         -------             |
                |                           |                    |
       --- [与门]-----------------                     |
      |                                                          |
      -------------------------------------------

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作者: cjaizss    时间: 2011-01-05 16:25

回复  cjaizss


    不动verilog语法,多路选择器是纯组合电路吗?
如果是.从图上看确实出现边沿触发的 ...
smalloc 发表于 2011-01-05 12:07

    多路选择当然是纯组合电路,之所以会产生时序,是因为有反馈

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作者: cjaizss    时间: 2011-01-05 16:38

多路选择当然是纯组合电路,之所以会产生时序,是因为有反馈
cjaizss 发表于 2011-01-05 16:25

    那个电路用原理图来画长这样

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作者: cjaizss    时间: 2011-01-05 16:42

那个电路用原理图来画长这样
cjaizss 发表于 2011-01-05 16:38

    所谓两路复用,
   就是说,out与D0,D1,sel的关系如下:
   out=sel?D1 : D0
   用与或非门来表示
  out=(sel&D1)|( (!sel) & D0)

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作者: smalloc    时间: 2011-01-05 17:22


回复 14# cjaizss


    我那个字符图和这个是一样的意思
但是我没发现能产生边沿触发效应.

反馈当然有.就是对我上面的那个字符图.当CLK为低电平的时候有sel的回路.但是一个与门连接一个或门.由于D那路输入无效,省略后2个门相当与维持同一个值,就是原先CLK为高时输入的D的值.

但这个就是和普通D触发器一样.当然在一个时钟周期改变了2次
却算不上边沿触发. 边沿触发的特点是输入只在改变的一瞬间影响反馈环路.目的是为了防止环路在开状态变为闭合时D输入的改变或抖动对环路有影响.

看来我的概念之前有误: D触发器叫跳沿触发器或者叫同步触发,而不能叫边沿触发器,2个并不相同

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作者: cjaizss    时间: 2011-01-05 23:24

回复  cjaizss


    我那个字符图和这个是一样的意思
但是我没发现能产生边沿触发效应.

反馈当然有 ...
smalloc 发表于 2011-01-05 17:22

    我真是晕死，那你画一下你所谓的“边沿触发器”的波形图吧，这个才可以唯一说明问题

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作者: cjaizss    时间: 2011-01-06 00:30
另外，D触发器的全称叫：
positive-edge-triggered D flip-flop

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作者: smalloc    时间: 2011-01-06 00:44


边沿触发器 在数字电路上是这样描述的.
虽然它确实符合在边沿发生翻转,但是有个新的独立的特性 ,D触发器确实也在某跳沿发生翻转,但却不能算是"边沿触发器"
在正跳沿前接受信号,正跳沿时发生翻转,正跳沿后输入被关闭. 它解决的不是逻辑问题.而是延时抖动问题
你的电路只考虑我11楼画的那部分.现在说明下不符合第一条的原因是因为它必须在负跳沿前很长一段时间前就准备好.
假设时钟为正跳变到负前一瞬间,D输入由1边为0.按照跳变触发的规则时钟跳变后输出当然为0而不是1.
但是时钟跳变的时候或门和下面的与门输出都为1--它们还没来得及边成0,这个时候再经过或门后输出一直为1,而不是0,这与上面的规则相反.
而"边沿触发器"就是为了解决这类门级延时误差的.

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作者: cjaizss    时间: 2011-01-06 00:58

边沿触发器 在数字电路上是这样描述的.
虽然它确实符合在边沿发生翻转,但是有个新的独立的特性 和D触发器, ...
smalloc 发表于 2011-01-06 00:44

    我明白你的意思了，你的意思是必须要用时钟改变作为内部相关信号改变的依据。但这也依然是边沿触发器，你不应随意修改其名称。当然，我们可以修改其电路，使得让时钟作为改变最终决定内部信号的因素。

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作者: cjaizss    时间: 2011-01-06 01:07

我明白你的意思了，你的意思是必须要用时钟改变作为内部相关信号改变的依据。但这也依然是边沿触 ...
cjaizss 发表于 2011-01-06 00:58

    所谓D触发器是两个D latch的级联
   一个D latch的输出接到另一个D latch的输入，两个用相反的时钟，其实，即使在再简单的时序电路中，你都可以分析出极端的情况，你无法构造出电路来永远消除极端情况。在dff中，如果反向器时沿或者走线过长，那么问题是严重的

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作者: cjaizss    时间: 2011-01-06 01:33

由这个帖子
回想起了这个帖子.上面的结论是成立的.
在中文版本189面讲的就是这个问题.
另外图5-4中说:状 ...
smalloc 发表于 2011-01-02 22:51

    主从触发器和边沿触发器概念是不同的，边沿触发器的时钟发生改变的时候，其输出或者在某些输入下不改变，或者完全取决于输入，而主从式不完全取决于当前输入

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