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标题: verilog的寄存器赋值——阻塞与非阻塞 [打印本页]
作者: cjaizss    时间: 2008-07-23 14:57
标题: verilog的寄存器赋值——阻塞与非阻塞
我们做数字设计的时候经常用到always语句中寄存器的赋值，寄存器的赋值分为阻塞与非阻塞，其符号分别为
<=
和
=
其中<=代表非阻塞性赋值
而=代表阻塞性赋值
原则上同样的设计，可以全部使用非阻塞性赋值或者全部使用阻塞性赋值以达到相同语意。
而对于两种赋值本身，其语意是有差别的，故要分清楚。
阻塞赋值，顾名思义，只有前面的赋值完成了之后才开始后面的赋值。
而非阻塞赋值，则是所有的赋值都同时进行。
注意，这只是在语言理解的层次上，并不是指编译/综合之后的电路结构。
在语言层次上，每一次触发，对于阻塞赋值，先修改的寄存器的逻辑会对后面的逻辑造成影响，也就是说，后面的赋值的条件依赖于前面的寄存器修改之后的状态。
而对于非阻塞赋值则不是这么一回事，一次触发，所有的条件只依赖于触发前一瞬间的状态，也就是先计算出来该如何赋值，然后一起赋值。
以下举个简单的例子来说明。
作者: cjaizss    时间: 2008-07-23 15:11
第一个是阻塞性赋值，代码如下：

  2. module test(out,out2,clk);
  3. input clk;
  4. output out,out2;
  5. reg out;
  6. reg out2;
  7. initial
  8. begin
  9.     out<=0;
  10.     out2<=0;
  11. end
  12. always@(posedge clk or negedge clk)
  13. begin
  14.     out<=clk;
  15.     if(out)
  16.        out2<=1;
  17.     else
  18.        out2<=0;
  19. end
  20. endmodule
复制代码

其仿真波形如下：

test1.JPG (8.69 KB, 下载次数: 148)

test1.JPG
作者: cjaizss    时间: 2008-07-23 15:15
第二个阻塞赋值，代码如下

  2. module test(out,out2,clk);
  3. input clk;
  4. output out,out2;
  5. reg out;
  6. reg out2;
  7. initial
  8. begin
  9.     out<=0;
  10.     out2<=0;
  11. end
  12. always@(posedge clk or negedge clk)
  13. begin
  14.     out=clk;
  15.     if(out)
  16.        out2=1;
  17.     else
  18.        out2=0;
  19. end
  20. endmodule
复制代码

test2.JPG (8.58 KB, 下载次数: 134)

test2.JPG
作者: jamesr    时间: 2008-07-24 10:54
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