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标题: 愿意一起出力的朋友，希望这段时间能够对于处理器的架构学习学习 [打印本页]

作者: cjaizss 时间: 2007-12-22 02:14
标题: 愿意一起出力的朋友，希望这段时间能够对于处理器的架构学习学习
我也发现，真的要起手做了，很多东西让人左右为难，让我不敢走出第一步。说到地步，其实还仍然需要进一步的学习，很多时候认为自己已经懂了，已经可以开始做了，可是实际呢？感觉懂了，和真正懂了，这还是有很大区别的。所以，我不想过急的早早开始着手设计、编码。另外，我准备用verilog作为设计语言，不要因为verilog语言看上去很简单，而轻视它，verilog太自由了，这是双刃剑，是优点也是缺点，不好的编码风格使得debug工作变的异常困难。所以，希望各位先好好学习这些东西。我们不打没有把握的仗，要打，就要有准备的打，否则，不如不打，大家觉得呢？—— 一点意见
最后发现有些朋友的第一篇帖子献给了那个话题的跟帖，偶惟有感动,hoho。谢谢大家的支持

[ 本帖最后由 cjaizss 于 2007-12-22 02:31 编辑 ]

作者: smalloc 时间: 2007-12-22 13:43
学习是肯定的。。本来目的就是为了学习，我已经借了一些书准备开始了（学习）。。
过年这段时间正好比较闲。。

作者: jamesr 时间: 2007-12-22 19:24
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作者: master_riddle 时间: 2007-12-22 22:14
标题: 算我一个
想帮忙，不知诸位在讨论些什么，能否告知详情？

作者: -耗子- 时间: 2007-12-23 11:42
有空看一下这种语言

作者: 想飞的蜗牛 时间: 2007-12-23 13:38

verilog
可恶，前段时间还下了本VHDL的
不过幸亏还没时间哇哈哈
看得早不如看得巧哇
大家都要努力阿，我觉得是一个很好的学习机会
现在很多公司都需要IC人才喲

作者: shdnzwy 时间: 2007-12-23 16:46
我来支持下版主，不过自己没接触过硬件设计。

作者: prolj 时间: 2007-12-23 19:34
坚持，只要开始就不放弃。

作者: master_riddle 时间: 2007-12-23 22:16
什么时候正式开始呀，呵呵，正好在做Verilog，期待中。。。

作者: cjaizss 时间: 2007-12-24 00:46

原帖由 master_riddle 于 2007-12-23 22:16 发表
什么时候正式开始呀，呵呵，正好在做Verilog，期待中。。。

好好学，你才刚入门。
刚入门的原因：那种问题完全可以自己去搜，自己去找，你却发帖子问
说话有些不客气，请见谅。
至于什么时候开始做嘛，不只看我，也看大家

[ 本帖最后由 cjaizss 于 2007-12-24 00:48 编辑 ]

作者: wheel 时间: 2007-12-24 09:16
verilog比VHDL好，复杂的IPcore都是用他的，，

作者: nihlathaks 时间: 2007-12-24 12:04
支持.. 努力学习verilog

作者: alucard_yk 时间: 2007-12-28 22:06
支持，学习verilog我深有体会，你不能把它当成是c语言去学习，要在写的时候考虑到硬件，否则的话model sim仿真能通过，但是一综合出来就不一样了

作者: alucard_yk 时间: 2007-12-28 22:09
晕，网络延迟，居然发了两次！

作者: comp 时间: 2007-12-31 14:27
提示: 作者被禁止或删除内容自动屏蔽

作者: nicolas.shen 时间: 2008-01-14 11:42
一起学习！

作者: wheel 时间: 2008-01-14 16:50

原帖由 alucard_yk 于 2007-12-28 22:06 发表
支持，学习verilog我深有体会，你不能把它当成是c语言去学习，要在写的时候考虑到硬件，否则的话model sim仿真能通过，但是一综合出来就不一样了

老鸟一只阿，，看来是碰过不少墙的，，，

作者: shdnzwy 时间: 2008-09-12 14:25
顶起来，看看大家有没有进展了啊

作者: cjaizss 时间: 2008-09-12 14:44
因为我的原因，这个只好暂时搁置，很对不起大家！

作者: smartham_whl 时间: 2008-09-12 20:08
先有仿真环境才能做哈

作者: 一介村姑 时间: 2008-09-12 22:16

原帖由 smartham_whl 于 2008-9-12 20:08 发表
先有仿真环境才能做哈

http://linux.chinaunix.net/bbs/thread-1030260-1-1.html
本村姑知道这么可以凑合

作者: hjj1123 时间: 2009-01-02 19:56
其实处理器架构跟verilog一点关系都没有，可能有点偏激。很多工作都是前面的架构，后面的verilog就是一个体力活，整几个会的民工，给他设定目标，然后让某个人组装起来。

作者: cjaizss 时间: 2009-01-02 20:38

原帖由 hjj1123 于 2009-1-2 19:56 发表
其实处理器架构跟verilog一点关系都没有，可能有点偏激。很多工作都是前面的架构，后面的verilog就是一个体力活，整几个会的民工，给他设定目标，然后让某个人组装起来。

说是这么说,关系的确不是最直接的.架构的设计需要数字设计的高手,而模块的编写(用verilog编写)也依然需要对数字设计很熟悉的人,否则写出来的东西和实际需要的并不一样,其实从指定一个目标,即便是一个小模块,用verilog编写,仿真......直到它能工作,并不是那么很简单的事情.

作者: marco_hxj 时间: 2009-01-05 23:08
这里准备做CPU了？

作者: cjaizss 时间: 2009-01-05 23:38
标题: 回复 #24 marco_hxj 的帖子
对不起,因为个人的原因,近期比较忙,所以无法组织了.见谅,锁帖了

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