内存屏障的一个小疑问。

blake326

SMP BARRIER PAIRING
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When dealing with CPU-CPU interactions, certain types of memory barrier should
always be paired.  A lack of appropriate pairing is almost certainly an error.

A write barrier should always be paired with a data dependency barrier or read
barrier, though a general barrier would also be viable.  Similarly a read
barrier or a data dependency barrier should always be paired with at least an
write barrier, though, again, a general barrier is viable:

        CPU 1                CPU 2
        ===============        ===============
        a = 1;
        <write barrier>
        b = 2;                x = b;
                        <read barrier>
                        y = a;

Or:

        CPU 1                CPU 2
        ===============        ===============================
        a = 1;
        <write barrier>
        b = &a;                x = b;
                        <data dependency barrier>
                        y = *x;

内核memory-barrier.txt的document摘下来的一段：
第一种情况我能够理解，cpu0会保证先写a=1, 然后再写b=2, cpu1保证，如果读到b=2，那么a肯定已经先读过a=1了。

第二种情况，cpu0 a=1, b=&a 这个用写屏障可以理解，但是cpu1 x=b, y=*x 这两条指令有天生的依赖关系，cpu不会乱序吧，为什么还要用这个什么data dependency barrier?

这个data dependency barrier和read barrier到底有什么区别，到现在还没有搞清楚，以前也没有搞清楚。

求指导。

blake326

ding yi xia

kouu

CPU1已经保证了，如果 b == &a，则必有 *b == a == 1；
在CPU2上，因为x=b, y=*x 两条指令存在依赖，如果不用屏障，也必有：y == *x == b。但是，可能出现这样的情况： y == b == &a != 1。因为不能保证CPU2一定先看到a = 1、再看到b = &a，可能反过来。这时程序逻辑就错了。

按我的理解，data dependency barrier就是存在data dependency情况下使用的屏障，比如x=b, y=*x就存在data dependency，CPU本身就能保证它们的执行顺序，而不必通过使用read barrier来保证顺序。

zylthinking

http://bbs.chinaunix.net/thread-4065497-1-1.html， 这个应该算是终极回答了吧