龙芯3A 开发手册 2010-06-25

刘世伟

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龙芯3A开发文档

目录
                           1
龙芯3A处理器用户手册        1
   多核处理器架构、寄存器描述与系统软件编程指南        1
   1.0版        1
目录        I
图目录        V
表目录        I
                           3
第一部分        3
   多核处理器架构、寄存器描述        3
1 概述        1
1.1   龙芯系列处理器介绍        1
1.2   龙芯3A简介        3
2 系统配置与控制        5
   芯片工作模式        5
   控制引脚说明        5
1.3   Cache一致性        6
   系统节点级的物理地址空间分布        7
1.4   地址路由分布与配置        8
   芯片配置及采样寄存器        16
3 GS464处理器核        19
4 二级Cache        21
5 矩阵转置模块        23
6 处理器核间中断与通信        26
7 I/O中断        28
8 DDR2/3 SDRAM控制器配置        31
   DDR2 SDRAM控制器功能概述        31
   DDR2 SDRAM读操作协议        31
1.5   DDR2 SDRAM写操作协议        32
   DDR2 SDRAM参数配置格式        33
9 HyperTransport控制器        76
   HyperTransport协议支持        78
   HyperTransport中断支持        79
   HyperTransport地址窗口        80
1.5.1 HyperTransport空间        80
1.5.2 HyperTransport控制器内部窗口配置        80
   配置寄存器        81
1.5.3 Bridge Control        83
1.5.4 Capability Registers        83
1.5.5 自定义寄存器        85
1.5.6 接收地址窗口配置寄存器        86
1.5.7 中断向量寄存器        87
1.5.8 中断使能寄存器        89
1.5.9 Interrupt Discovery & Configuration        90
1.5.10 POST地址窗口配置寄存器        91
1.5.11 可预取地址窗口配置寄存器        92
1.5.12 UNCACHE地址窗口配置寄存器        93
1.5.13 HyperTransport总线配置空间的访问方法        94
   HyperTransport多处理器支持        95
10 低速IO控制器配置        97
   PCI/PCI-X控制器        97
   LPC控制器        102
   UART控制器        103
1.5.14 数据寄存器（DAT）        104
1.5.15 中断使能寄存器（IER）        104
1.5.16 中断标识寄存器（IIR）        104
1.5.17 FIFO控制寄存器（FCR）        105
1.5.18 线路控制寄存器（LCR）        105
1.5.19 MODEM控制寄存器（MCR）        106
1.5.20 线路状态寄存器（LSR）        107
1.5.21 MODEM状态寄存器 （MSR）        108
1.5.22 分频锁存器        109
   SPI控制器        109
1.5.23 控制寄存器（SPCR）        109
1.5.24 状态寄存器（SPSR）        110
1.5.25 数据寄存器（TxFIFO）        110
1.5.26 外部寄存器（SPER）        110
1.6   IO控制器配置        112
                           115
第二部分        115
   系统软件编程指南        115
11 中断的配置及使用        116
   中断的流程        116
   中断路由及中断使能        116
1.6.1 中断路由        117
1.6.2 中断使能        119
   中断分发        120
12 串口的配置及使用        122
   可选择的串口        122
   PMON的串口配置        122
   Linux内核的串口配置        123
13 EJTAG调试        125
   EJTAG介绍        125
   EJTAG工具使用        126
1.6.3 环境准备        126
1.6.4 PC采样        126
1.6.5 读写内存        126
1.6.6 执行说明        127
1.6.7 在线GDB调试        131
14 地址窗口配置转换        132
   一二级交叉开关地址窗口配置方法        132
   一级交叉开关地址窗口        132
   一级交叉开关地址窗口配置时机        134
   二级交叉开关地址窗口        135
   对地址窗口配置的特别处理        136
   HyperTransport地址窗口        137
1.6.8 处理器核对外访问地址窗口        137
1.6.9 外部设备对处理器芯片内存DMA访问地址窗口        138
1.6.10 低速设备地址窗口        138
   地址空间配置实例分析        139
1.6.11 一级交叉开关实例1        139
1.6.12 一级交叉开关实例2        141
1.6.13 二级交叉开关实例1        141
1.6.14 二级交叉开关实例2        142
15 系统内存空间分布设计        144
    系统内存空间        144
    系统内存空间与外设DMA空间映射关系        146
    系统内存空间的其它映射方法        147
16 X系统的内存分配        148
图目录
图1‑1龙芯3号系统结构        1
图1‑2龙芯3号节点结构        2
图1‑3龙芯3A芯片结构        4
图3‑4 GS464结构图        20
图7‑5龙芯3A处理器中断路由示意图        28
图8‑6 DDR2 SDRAM行列地址与CPU物理地址的转换        31
图8‑7 DDR2 SDRAM读操作协议        32
图8‑8 DDR2 SDRAM写操作协议        32
图9‑9龙芯3号中HT协议的配置访问        95
图9‑10四片龙芯3号互联结构        95
图9‑11两片龙芯3号8位互联结构         96
图9‑12两片龙芯3号16位互联结构         96
图10‑13 配置读写总线地址生成        101
图11‑14 3A-690e中断流程图        116
图11‑15 龙芯3A处理器中断路由示意图        117
图13‑16 EJTAG调试系统        125
图16‑17显卡处理图像显示的过程        148

表目录
表2‑1 控制引脚说明        5
表2‑2 节点级的系统全局地址分布        7
表2‑3 节点内的地址分布        8
表2‑4 节点内的地址分布        8
表2‑5 一级交叉开关地址窗口寄存器表        9
表2‑6 2级XBAR处，标号与所述模块的对应关系        15
表2‑7 MMAP字段对应的该空间访问属性        15
表2‑8二级XBAR地址窗口转换寄存器表        15
表2‑9二级XBAR缺省地址配置        16
表2‑10芯片配置寄存器（物理地址0x1fe00180）        16
表2‑11 芯片采样寄存器（物理地址0x1fe00190）        17
表4‑12 二级Cache锁窗口寄存器配置        22
表5‑13 矩阵转置编程接口说明        23
表5‑14 矩阵转置寄存器地址说明        24
表5‑15 trans_ctrl寄存器的各位解释        24
表5‑16 trans_status寄存器的各位解释：        25
表6‑17处理器核间中断相关的寄存器及其功能描述        26
表6‑18 0号处理器核核间中断与通信寄存器列表        26
表6‑19 1号处理器核的核间中断与通信寄存器列表        26
表6‑20 2号处理器核的核间中断与通信寄存器列表        27
表6‑21 3号处理器核的核间中断与通信寄存器列表        27
表7‑22中断控制寄存器        28
表7‑23 IO控制寄存器地址        29
表7‑24中断路由寄存器的说明        29
表7‑25中断路由寄存器地址        29
表8‑26 DDR2 SDRAM配置参数寄存器格式        33
表9‑27 HyperTransport总线相关引脚信号        76
表9‑28 HyperTransport接收端可接收的命令        78
表9‑29 两种模式下会向外发送的命令        79
表9‑30 默认的4个HyperTransport地址窗口的地址        80
表9‑31 龙芯3号处理器HyperTransport接口地址窗口分布        80
表9‑32龙芯3号处理器HyperTransport接口中提供的地址窗口        81
表9‑33本模块中所有软件可见寄存器        82
表10‑34 PCIX控制器配置头        97
表10‑35 PCI控制寄存器        98
表10‑36 PCI/PCIX总线请求与应答线分配        101
表10‑37 LPC控制器地址空间分布        102
表10‑38 LPC配置寄存器含义        103
表10‑39 IO控制寄存器        112
表10‑40寄存器详细描述        113
表11‑41中断路由寄存器的说明        118
表11‑42中断路由寄存器地址        118
表11‑43中断控制位连接及属性配置

erazy0

路过，混分。。。