[数字设计]抓外部信号的沿

cjaizss

解决这个问题似乎就有点麻烦了，这是信号干扰很大的情况了。
  但方法还是一样存在：我们只辨别 ...
cjaizss 发表于 2010-10-21 12:29

    那么基于以上的方法采上沿：

1. 
   
2. module catch_posedge(rst,clk,sig_posedge,sig);
   
3. input rst,clk,sig;
   
4. output  sig_posedge;
   
5. 
   
6. reg sig_posedge;
   
7. reg [2:0]sig_reg;
   
8. always@(posedge rst or posedge clk)
   
9. if(rst)
   
10.        sig_reg[2:0]<=3'b111;
    
11. else
    
12.        sig_reg[2:0]<={sig_reg[1:0],sig};
    
13. 
    
14. always@(posedge rst or posedge clk)
    
15. if(rst)
    
16.         sig_posedge <= 1'b0;
    
17. else if(!sig_posedge & &sig_reg)
    
18.          sig_posedge <= 1'b1;
    
19. else
    
20.         sig_posedge <= 1'b0;         
    
21. endmodule
    
22. 
    

复制代码

cjaizss

那么基于以上的方法采上沿：
cjaizss 发表于 2010-10-21 12:35

分段编写

1. 
   
2. module catch_posedge(rst,clk,sig_posedge,sig);
   
3. 
   
4. input rst,clk,sig;
   
5. 
   
6. output  sig_posedge;
   
7. 
   
8. 
   
9. 
   
10. reg sig_posedge;
    
11. reg sig_posedge_next;
    
12. reg [2:0]sig_reg;
    
13. 
    
14. always@(posedge rst or posedge clk)
    
15. if(rst)
    
16.        sig_reg[2:0]<=3'b111;
    
17. else
    
18.        sig_reg[2:0]<={sig_reg[1:0],sig};
    
19. 
    
20. 
    
21. 
    
22. always@(posedge rst or sig_reg)
    
23. if(rst)
    
24.         sig_posedge_next <= 1'b0;
    
25. else if(!sig_posedge & &sig_reg)
    
26.          sig_posedge_next <= 1'b1;
    
27. else
    
28.         sig_posedge_next <= 1'b0;         
    
29. 
    
30. always@(posedge rst or posedge clk)
    
31. if(rst)
    
32.         sig_posedge <= 1'b0;
    
33. else      
    
34.        sig_posedge <= sig_posedge_next;
    
35. endmodule
    

复制代码

epegasus

很实际的经验.真不错
借问斑竹现在在设计哪方面的产品?

epegasus

这个问题应该是针对细致的情况 并不是任何产品都要考虑用逻辑电路防止毛刺的.
比如处理器内部,不能轻易就加上一个时钟延迟.

cjaizss

这个问题应该是针对细致的情况 并不是任何产品都要考虑用逻辑电路防止毛刺的.
比如处理器内部,不能轻易就加 ...
epegasus 发表于 2010-10-21 12:50

    呵呵,这个自然的.并且同步设计上,从编译到综合布线上会考虑到这些的优化的.所以我的题目上写的是抓外部信号的沿,我本来是做网络设备的

cjaizss

我们再假设信号极其恶劣的情况下，怎么办？
人的想象力是无穷的，我们可以想到占空比的手段，这个多少有点搞笑，但它真的很安全！！！

1. 
   
2. module catch_posedge(rst,clk,sig_posedge,sig);
   
3. input rst,clk,sig;
   
4. output  sig_posedge;
   
5. 
   
6. reg sig_posedge;
   
7. parameter COUNT_WILDTH=5;
   
8. parameter REG_WILDTH=2**(COUNT_WILDTH-1);
   
9. reg [REG_WILDTH-1:0]sig_reg;
   
10. reg [COUNT_WILDTH-1:0]count;
    
11. reg [COUNT_WILDTH-1:0]count2;
    
12. always@(posedge rst or posedge clk)
    
13. if(rst)
    
14.        sig_reg<=-1;
    
15. else
    
16.        sig_reg<={sig_reg[REG_WILDTH-2:0],sig};
    
17. 
    
18. always@(posedge rst or posedge clk)
    
19. if(rst)
    
20.       begin
    
21.       count <= REG_WILDTH;
    
22.       count2 <= REG_WILDTH;
    
23.       end
    
24. else
    
25.      begin
    
26.      count2 <= count;
    
27.      count <= count +sig-sig_reg[REG_WILDTH-1];
    
28.      end
    
29. always@(posedge rst or posedge clk)
    
30. if(rst)
    
31.     sig_posedge <= 1'b0;         
    
32. else if(count2<= 3*(2**(COUNT_WILDTH-3))&& count > 3*(2**(COUNT_WILDTH-3)))
    
33.         sig_posedge <= 1'b1;         
    
34. else
    
35.        sig_posedge <= 1'b0;
    
36. endmodule
    
37. 
    

复制代码

cjaizss

我们再假设信号极其恶劣的情况下，怎么办？
人的想象力是无穷的，我们可以想到占空比的手段，这个多少有点 ...
cjaizss 发表于 2010-10-21 13:34

   这有一个问题，
    count <= count +sig-sig_reg[REG_WILDTH-1];
   如此累和有些危险，当然，解决的手段也是有的，可是经常清一下初始状态，然后重新开始。
  
  呵呵，看，最基本的抓沿可以写上很多东西，数字设计中，姑且我们就先不说架构，细节问题就很多了。平时真的很烦那些说数字设计比模拟电路设计简单的人，说数字设计简单的人，我真的不是很相信他们真的做过相关的工作。要学的人还是塌实的走好每一步。
  本文到此为止，自己给自己骗一个精，以鼓励一下自己吧。

system888net

在pcb设计考虑不周或不合理的情况下,信号在输送过程中毛刺和畸变是有可能发生的.

system888net

lz 涉及到的clk是周期性的时钟,那rst 复位信号是按什么规律输入的? 或设计意图是?

cjaizss

在pcb设计考虑不周或不合理的情况下,信号在输送过程中毛刺和畸变是有可能发生的.
system888net 发表于 2010-10-21 15:07

    毛刺是不可完全避免的,rst信号一般来说不同于I/O,不像IO那样会有太多的毛刺