边缘触发清零计数器verilog实现

FBI888XH

在verilog中，实现边缘触发清零计数器时。综合的时候会有很多限制：
1、在多个always语句中，不能对同一个变量进行赋值。
2、如果在一个always条件加上两个边缘触发条件时，写法又似乎有一定的要求。
必须使用异步复位的方法清零，否则使用同步复位会因为赋值的延时带来一个时钟周期的延时。
反复试验得到一个勉强可以使用的代码如下：

1. module counter(clk,rst,cnt_out,reset);
2. input clk,rst;
3. output cnt_out;
4. output reset;
5. reg rst_last/*synthesis noprune*/;
6. reg [7:0] cnt;
7. reg cnt_out;
8. reg reset;
9. wire mclk;
10. 
    
11. pll p0(clk,mclk);
12. 
    
13. initial
14. begin
15. cnt=255;
16. cnt_out=1;
17. end
18. 
    
19. always@(posedge mclk)
20. begin
21. rst_last=rst;
22. end
23. 
    
24. always@(posedge mclk or negedge rst)
25. begin
26. if(!rst)
27. begin
28. if(rst_last)
29. reset=0;
30. else
31. reset=1;
32. end
33. end
34. 
    
35. always@(posedge mclk or negedge reset)
36. begin
37. if(!reset)
38. cnt=0;
39. else if(cnt!=255)
40. cnt=cnt+1;
41. end
42. 
    
43. always@(cnt)
44. begin
45. if(cnt==255)
46. cnt_out=1;
47. else
48. cnt_out=0;
49. end
50. 
    
51. endmodule

在上述代码中rst为输入信号，下降沿时计数器清零。
此外设置了reset变量，reset在rst下降沿时置0，并保持一个周期。
计数器变量则捕捉reset的下降沿，并且在reset为0时清零。
最终达到rst下降沿时计数器立即清零的效果，signaltap得到的图如下：

从图中可以看到，rst下降时，cnt立即置0。但cnt的计数周期会增加一个时钟周期。
因为reset＝1的赋值有一定的延时，而同时cnt取reset的值进行判断此时reset仍为0。硬件中的这种延时感觉真让人蛋疼...