求两道体系结构题的解法和答案！！急！

西任

各位大虾，帮忙解决一下考研例题，实在不会。请帮忙给一些解法和答案，多谢了！
1、如果不考虑 memory cache 的 miss， 有一个 CPI(clock cycles per instruction 指令的平均时钟数) 为2的处理器。这个处理器的cache miss 的 penalty 为100个时钟。当这个处理器在执行完一个程序之后，指令cache的miss率为2%，数据cache的miss率为4%。另外，数据访问指令的出现频率是40%。那么，如果考虑memory cache 的话，请求此时的CPI。



2、有一个拥有取指令，解码指令，执行运算，访问内存，写入结果 5个段流水线构造的CPU。当读取内存指令，写入内存的指令的出现频率分别为18% ，8%，从内存中读出来的数据在下一个指令被利用的概率是50%。
请问，当指令memory和数据memory 不区分开来时，访问内存1个时钟周期时，无法取指令，这是一种什么现象。另外，此时的CPI如何变化。

duanlin

1 (k*2 + 2%k*100 + 40%4%k*100) / k = 4.16
2 访存占总线，无法使用总线取指令。等上个访存的指令进下个cycle, 此时总线可用，才开始取指令所以多一个cycle，cpi = cpi+1

不确定对不对

西任

回复 2# duanlin

十分感谢！