Makefile中的调用GCC生成.d文件是做什么用的
在看一个Makfile时发现里面是用%.d:%.c
$(CC) -MM -MD $< -o $@
来生成一堆的.d文件。
不太明白这些.d文件有什么作用??这里面都是依赖关系。
然后又调用
*.o:*.c
$(CC) -$< -o $@
难道.o文件还需要用那个.d文件来指定吗？不是可以直接就生成吗?
linux-s3hu:/tmp/ddd/test1 # cat >1.c
#include "1.h"
#include <stdio.h>
int main()
{
printf("TEST=%d\n",TEST);
return 0;
}
linux-s3hu:/tmp/ddd/test1 # cat >1.h
#ifndef _1_H_
#define _1_H_
#define TEST0
#endif
linux-s3hu:/tmp/ddd/test1 # cat >Makefile
SRC = $(wildcard *.c)
OBJ = $(SRC:%.c=%.o)
.PHONY:all clean
all:a.out
a.out:$(OBJ)
gcc $^ -o $@
clean:
$(RM) $(OBJ) a.out
linux-s3hu:/tmp/ddd/test1 # make
cc -c -o 1.o 1.c
gcc 1.o -o a.out
linux-s3hu:/tmp/ddd/test1 # ./a.out
TEST=0
linux-s3hu:/tmp/ddd/test1 # vi 1.h
linux-s3hu:/tmp/ddd/test1 # cat 1.h
#ifndef _1_H_
#define _1_H_
#define TEST1/*here*/
#endif
linux-s3hu:/tmp/ddd/test1 # make
make: Nothing to be done for `all'.
linux-s3hu:/tmp/ddd/test1 # ./a.out
TEST=0
linux-s3hu:/tmp/ddd/test1 # vi Makefile
linux-s3hu:/tmp/ddd/test1 # cat Makefile
SRC = $(wildcard *.c)
OBJ = $(SRC:%.c=%.o)
#############
CFLAGS = -MMD
#############
.PHONY:all clean
all:a.out
a.out:$(OBJ)
gcc $^ -o $@
clean:
$(RM) $(OBJ) a.out
#############
-include $(SRC:%.c=%.d)
#############
linux-s3hu:/tmp/ddd/test1 # vi 1.h
linux-s3hu:/tmp/ddd/test1 # cat 1.h
#ifndef _1_H_
#define _1_H_
#define TEST0
#endif
linux-s3hu:/tmp/ddd/test1 # make clean
rm -f 1.o a.out
linux-s3hu:/tmp/ddd/test1 # make
cc -MMD -c -o 1.o 1.c
gcc 1.o -o a.out
linux-s3hu:/tmp/ddd/test1 # ./a.out
TEST=0
linux-s3hu:/tmp/ddd/test1 # vi 1.h
linux-s3hu:/tmp/ddd/test1 # cat 1.h
#ifndef _1_H_
#define _1_H_
#define TEST1/*here*/
#endif
linux-s3hu:/tmp/ddd/test1 # make
cc -MMD -c -o 1.o 1.c
gcc 1.o -o a.out
linux-s3hu:/tmp/ddd/test1 # ./a.out
TEST=1
本帖最后由 cjaizss 于 2014-01-17 15:28 编辑
再看一下1.d文件
1.o: 1.c 1.h
可以看到这里是依赖关系
这里在于把头文件也拉进依赖
从而改动头文件也会带来重新编译
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