关于内存屏障三问
之所以要用到内存屏障，查了一点资料，好像目前主要有这么几个因素:1,编译器优化导致汇编指令排列顺序与c代码顺序不一致
2，CPU乱序执行，主要是一些新的技术引入的，比如超标量多发射
3，多cpu之间cache更新顺序与修改顺序不一致
几个问题:
1，如果编译器保证了指令排列顺序，单CPU系统还需要内存屏障吗？即上面的第2条现象乱序执行是在单cpu上还是多cpu上的？
2，上面第3条多cpu的cache更新乱序，是不是只是针对一些特殊架构的处理器，像arm,ppc架构不会有这个问题？ 回复 1# wLiu2007
1，如果编译器保证了指令排列顺序，单CPU系统还需要内存屏障吗？即上面的第2条现象乱序执行是在单cpu上还是多cpu上的？
单cpu应该不需要内存屏障吧，乱序执行，进出都是有序的。第二条应该是针对多cpu隐式规则的情况。
2，上面第3条多cpu的cache更新乱序，是不是只是针对一些特殊架构的处理器，像arm,ppc架构不会有这个问题？
这应该是和cache刷新机制有关吧，比如 smp总线监听，numa目录表等
本帖最后由 wLiu2007 于 2014-08-25 11:30 编辑
回复 2# leiweigan1
单cpu应该不需要内存屏障吧，乱序执行，进出都是有序的。第二条应该是针对多cpu隐式规则的情况。
请教一下：
1，在单cpu上下面指令如果保证了编译顺序，那执行顺序一定不会反吗？比如
a = 4；
b = 5；
c = e；
2，多CPU的隐式规则是什么意思？
回复 1# wLiu2007
之所以要用到内存屏障，查了一点资料，好像目前主要有这么几个因素:
1,编译器优化导致汇编指令排列顺序与c代码顺序不一致
2，CPU乱序执行，主要是一些新的技术引入的，比如超标量多发射
3，多cpu之间cache更新顺序与修改顺序不一致
几个问题:
1，如果编译器保证了指令排列顺序，单CPU系统还需要内存屏障吗？即上面的第2条现象乱序执行是在单cpu上还是多cpu上的？
2，上面第3条多cpu的cache更新乱序，是不是只是针对一些特殊架构的处理器，像arm,ppc架构不会有这个问题？
（1）单CPU系统下，其实需要考虑DMA引起的cache不一致。不过x86下总线监测技术可以保证不会出问题。
（2）多CPU的情况下，每个CPU都有自己的cache，必须通过内存屏障来保证缓存一种性，据我所知的x86，arm，ppc是需要考虑这些问题的。
建议上网搜索《Memory Consistency Models for Shared-Memory Multiprocessors》
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