内核同步，优化内存屏障问题。

ruslin

回复 31# smalloc


    是啊，这种有可能被优化的问题，最好还是加个保护比较可靠吧。只有等传说中的p姨来证实了{:3_189:}

塑料袋

回复  eexplorer
cpu有这么智能吗？我绝的不太靠谱，从来没有听说过这样的理论。
ruslin 发表于 2011-10-14 13:10

还真就这么智能，这个是靠谱的。

smalloc

回复  ruslin


write a;
barrier();
read b;

我觉得是这样理解（纯属猜测，不对的地方请高手指出 ...
eexplorer 发表于 2011-10-14 11:06

    感觉说的这个场景和中断关系不大。

eexplorer

感觉说的这个场景和中断关系不大。
smalloc 发表于 2011-10-15 11:26

write a;
barrier();
read b;

首先我觉得barrier()应该是针对单cpu的，如果涉及到多cpu的话，就需要使用cpu的memory barrier.

这里加了barrier()，防止了compiler的优化，所以指令是以program order issue给cpu的。但是cpu是有可能乱序执行这两条指令，在大部分情况下是不是先执行read b并不会影响最终的执行结果。但是在某些情况下，假如在write a后发生了中断，并且b的值被修改了，如果read b被先执行了，那么结果就是错的。所以cpu的职能就是在这些情况下，即使乱序执行也要保证read b的结果是正确的

而程序员并不care cpu怎么执行指令，只要最终的结果是正确的，所以他必须确保gcc不要reorder他的指令就行了。

zylthinking

write a;
barrier();
read b;

首先我觉得barrier()应该是针对单cpu的，如果涉及到多cpu的话，就需 ...
eexplorer 发表于 2011-10-17 11:02

有道理
但 “而程序员并不care cpu怎么执行指令，只要最终的结果是正确的，所以他必须确保gcc不要reorder他的指令就行了” 如果离开这个情景推而广之， 似乎值得商榷， 如果那样， 程序员就每必要使用 mb 了， 只要 barrier 足够， 这已经能保证 gcc 不 reorder 他的指令了

eexplorer

回复 36# zylthinking

我是说的在单cpu的前提下。在多cpu下的话，那就要考虑memory barrier了。。。

chishanmingshen

学习了,如果那个靠谱的话.

zylthinking

还真就这么智能，这个是靠谱的。
塑料袋 发表于 2011-10-15 11:09

在C版看到一帖子， 又发现些不清楚的地方， 关于 volatile 变量。
这个东西应该是内存屏障差不多的东西：

         cpu0                                    cpu1
ptr->buffer = malloc();
wmb();
ptr->enable = true;                       if(ptr->enable){
                                                          // 无rmb（）
                                                          memcpy(ptr->buffer, ...);
                                                     }
这个例子， 如果 buffer 属于 volatile 变量， 会不会保证 ptr->buffer 先被 cpu1 感知到； 或者将其隐藏的意思直接表达出来， cpu1 感知 cpu0 所做的改变， 与寄存器值被改变有没有顺序， 可以不可以说寄存器值被改变了， cpu1就一定能感知到吗？ 或者进一步， cpu0 发出 invalid request的时机是什么时候？？？

zylthinking

我自己推测出一个答案， invalid request 发出时机很可能在内存看到值改变的那一瞬间。 理由是 rmb 的实现基本山都是 invalid cpu1 的 memory cache, 下一次去内存取新值， 那么如果 cpu1 很快去取， 而内存还没有准备好的话， 那就挂了。

但这样推断另一个问题就来了， 首先寄存器到内存的写， 是汇编级别的， 而不是cpu内部实现，
一般写操作， mov memory, register;       register++;       mov register, memory
cpu不可能知道寄存器对应的内存地址, 更不可能跨越程序员肉眼可见的汇编指令直接写到内存；－－－－－有点明白了， 但不清楚对不对， 其实 invalid request 发出时机是执行 mov register, memory 时在 cpu 内部发出的？ 或者说的绝对些， 就是写端口完毕后， 发出的？？？

而如果 invalid request 发出时机是写寄存器， 那么 cpu1 要么无法感知新值； 要么， 在 invalid request中带着新值， 即便带着新值， 一个非常容易出现的情景即可驳斥这种假设， 两个线程对同一个变量自加， 如果 invalid request 带着新值， 则这两个线程就没必要用锁之类的手段保护了

sep

朔料袋兄是在芯片原厂干活的么？对ARM硬件体系理解得非常透彻啊。