题记:achieving timing closure即达到时序收敛,这是一个很具有挑战性的任务。因为实际的工程项目往往不会像我们用一个资源超大(相对于你的设计来说)的FPGA来做几个数码管串口实验那么简单。设计者往往需要达到成本、速度、资源等各个方面的平衡,即使是一个小设计,有时候也是很费神的。特权同学前几周在饱经ise4里才有的老器件的折磨后,感慨良多。
关于时序报告
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ToDDY
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2011-01-06 11:02:30 阅读(622) 回复(0)