[数字设计]抓外部信号的沿

cjaizss

以下用verilog描述，且只考虑信号上升沿，而下沿同理。
假设外部信号为sig,我们首先想到的会是
always@(posedge sig)
   ...
似乎没什么错，但这有很多的问题：
第一点，外部信号可能会有很多的毛刺，并非真正的上沿；
第二点，如此设计导致触发器所用时钟彼此不一致，特别对于像fpga之类的东西，综合虽然可以，但并不好。
其中，第一点是致命的。

tulip0425

哈 谢谢啦 ！谢谢分享

system888net

回复  cjaizss
通信中有个概念叫滤波，还有个概念叫卷积，两个思路都可以解决你这个问题。可以用软件实现，也可以用硬件实现。cheveu 发表于 2010-12-02 22:13

    这个补充也很好.
    当然这个软件实现里的"软件"并不是真正意义上的"软件",实际上也是硬件.

cjaizss

回复  cjaizss
verilog、fpga，我多少有些了解。
你是从代码角度考虑问题，用软件解决。
通信中有个概念 ...
cheveu 发表于 2010-12-02 22:13

    另外，数字设计不是软件，不同于软件的设计，这是自己在堆电路，而不是在堆操作码。这还是有很大区别的。

cjaizss

回复  cjaizss
verilog、fpga，我多少有些了解。
你是从代码角度考虑问题，用软件解决。
通信中有个概念 ...
cheveu 发表于 2010-12-02 22:13

    恩，的确有点像滤波，但还是不同的，滤波的对象是复杂的信号，不是像这样简单的信号，这个只是过滤毛刺，不同于信号列中的高频部分。其实，我的这段电路已经相当于单个信号的“滤波”电路了。

cheveu

回复 1# cjaizss
verilog、fpga，我多少有些了解。
你是从代码角度考虑问题，用软件解决。
通信中有个概念叫滤波，还有个概念叫卷积，两个思路都可以解决你这个问题。可以用软件实现，也可以用硬件实现。
你的程序，某种程度上就是在滤波。但是你要想在确保可靠的基础上实现程序简洁，维护简便，还是多加几个电子元件做滤波或卷积吧。
外行随口说说，哈哈哈哈~~

cjaizss

这是边沿触发器做的事，NN年前就已非常成熟，搞软件的，就别操心这个了。
打个冷气，很抱歉。还是敬佩你的 ...
beepbug 发表于 2010-11-12 07:17

    很不幸啊，偶不是搞软件的，不钻研这些，偶就没饭吃了。请教大牛那么我的这个需求该怎么设计呢？

cjaizss

这是边沿触发器做的事，NN年前就已非常成熟，搞软件的，就别操心这个了。
打个冷气，很抱歉。还是敬佩你的 ...
beepbug 发表于 2010-11-12 07:17

   想请教你一个问题,一直没明白,请指教
   awlays@(posedge clk)
        b<=a;
   这是一个什么东西呢?
   如果verilog不喜欢,那么
  process(clk)
   begin
   if clk = '1' then
       b<=a;
   end if;
   end process;

beepbug

这是边沿触发器做的事，NN年前就已非常成熟，搞软件的，就别操心这个了。
打个冷气，很抱歉。还是敬佩你的钻研精神。

cjaizss

擦，看不懂，牛人哪，顶一个
pengjianbokobe 发表于 2010-10-21 20:02

    晕死,看不懂还顶还牛人的?
   看不懂的时候,完全可以在心里当作者是一SX,然后潇洒的走开,什么也不留下