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电梯直达

1楼 [收藏(0)] [报告]

发表于 2009-09-21 18:39 |只看该作者 |倒序浏览

从书库借了一本VHDL教材，错误百出，实在没兴趣看下去了。感觉VHDL要比Verilog难学，没什么规律，又晦涩，有点莫名其妙，不如Verilog好学。
不知现在IC设计的用VHDL的多不？

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cjaizss

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2楼 [报告]

发表于 2009-09-21 19:19 |只看该作者

还好吧，verilog和VHDL是同一层次上的语言，verilog比VHDL自由。
但语言上都是次要的，用verilog写东西的时候才会清楚认识到它的郁闷。

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cjaizss

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3楼 [报告]

发表于 2009-09-21 19:20 |只看该作者

另外，现在用verilog的越来越多。但verilog正因为太自由，所以有的时候很难把握。而VHDL看起来却比较清晰。

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emmoblin

大富大贵

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4楼 [报告]

发表于 2009-09-21 23:20 |只看该作者

用verilog进行验证，vdhl一般用于实现。
其实现在都用system verilog了，面向对象的语言

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cjaizss

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5楼 [报告]

发表于 2009-09-22 09:27 |只看该作者

原帖由 emmoblin 于 2009-9-21 23:20 发表
用verilog进行验证，vdhl一般用于实现。
其实现在都用system verilog了，面向对象的语言

verilog和vhdl是同一级别的语言,vhdl一样写testbench,但无论怎么说,用这两种语言写testbench都很郁闷.所以发明了system C之类的语言来进行仿真,因为它们用起来够方便,不过得注意,这是仿真.
至于system verilog嘛,我没见过,但是至少敢确认的是它并非RTL级的主流.
数字设计里,当前verilog/vhdl是主流,另外,原理图来做数字设计的手段也依然还是很多人在用.

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