什么是软件CPU

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这主要看是什么应用场景.

dansley

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cjaizss

原帖由 beepbug 于 2008-12-31 11:32 发表
含软定时的代码，软件CPU就很难仿真。
硬定时的代码，如果定时是微秒级的，甚至更小，那仿真也难。

如果换个思路就可以了,比如你把"微秒"换成多少多少个clock,就可以了.
仿真工具就是这么工作的

beepbug

原帖由 cjaizss 于 2008-12-31 14:05 发表

如果换个思路就可以了,比如你把"微秒"换成多少多少个clock,就可以了.
仿真工具就是这么工作的

宿主机的时钟频率至少比目的机的时钟频率高一个数量级，才有可能在时间上仿真目的机CPU。而且，实际做起来很困难。
绝大多数仿真工具都无法仿真有时效性的代码。

prolj

原帖由 beepbug 于 2008-12-31 20:48 发表

宿主机的时钟频率至少比目的机的时钟频率高一个数量级，才有可能在时间上仿真目的机CPU。而且，实际做起来很困难。
绝大多数仿真工具都无法仿真有时效性的代码。

http://www.newsmth.net/bbstcon.php?board=CSArch&gid=37438

发信人: EasySnap (as easy as a snap), 信区: CSArch
标  题: 现在做Placement and Routing，一般会把芯片切到多大模块去跑？跑P&R的机器需要多少RAM？
发信站: 水木社区 (Fri Dec 19 20:28:09 200, 站内

把几年前的一个讲nVidia的计算机房的视频又看了一遍。机房里除了几千台P4机器（应该是用来跑Verilog simulation的），还有19台SUN的X6800机器。每台X6800是24个CPU，192GB内存（视频里的工作人员说是196GB，不过 X6800全配是192GB[6个模块，每个模块上32GB+4CPU]，196GB应该是口误），听意思是用来跑Placement & Routing的。

有点好奇现在那些做大芯片的一般会把芯片切到多大模块去跑？据说模块太大或太小都会导致自动P&R难以高效工作，是吗？像Godson 2、3那样规模的芯片需要装多少内存的机器才能作P&R?

有知道的兄弟给讲两句吧。

发信人: cyj (1997，快些到吧，我就可以去科大了), 信区: CSArch
标  题: Re: 现在做Placement and Routing，一般会把芯片切到多大模块去
发信站: 水木社区 (Fri Dec 19 20:29:39 200, 站内

现在我们买机器，胡老师要求128G起

prolj

带cycle当然是比不带cycle难，要看你的数学模型是否合适，算法是否恰当，优化的怎样。EDA软件厂商和IC设计厂商整天不是就在玩儿这些么。

cjaizss

原帖由 beepbug 于 2008-12-31 20:48 发表

宿主机的时钟频率至少比目的机的时钟频率高一个数量级，才有可能在时间上仿真目的机CPU。而且，实际做起来很困难。
绝大多数仿真工具都无法仿真有时效性的代码。

仿真一般都不是对真正的时间上的仿真,而是对时序

cjaizss

对于数字电路的时序仿真依然是模拟其状态机，模拟状态机的状态，建立状态机的输出与状态、输入的关系，跳转关系。数学上关系的模型就是笛卡儿积的子集，软件仿真也是这样，建立数学上的关系，以便仿真输出、关系跳转。其实，对于数字电路的仿真本质上就是用软的状态机来模仿硬状态机，而软的状态机和硬的状态机在形式系统上是同构的，所以效果也是类比的。
我们比较熟悉的一些数字电路仿真工具，比如modelsim等，算法上基本都应是这么做，只是优化有差别。clock跳一下，状态、输入就可能要重新计算一下（优化除外）。modelsim对于仿真的优化或许并没有到那种“出神入化”的程度，因为我也会了测试，而写testbench,有的时候是那种看似很简单，但计算机依然算上个半天（按照每个clock都算上一遍），而我脑子里早已想好对此模块软件仿真具体可以如何优化。当然，modelsim的通用性，使得它不太容易那么非常智能。

system888net

讨论的不错！
智者见智,仁者见仁.

cjaizss

原帖由 beepbug 于 2008-12-31 20:48 发表

宿主机的时钟频率至少比目的机的时钟频率高一个数量级，才有可能在时间上仿真目的机CPU。而且，实际做起来很困难。
绝大多数仿真工具都无法仿真有时效性的代码。

.........仿真永远是“仿”真！！！不是真的要去符合它的“时间”