锁存器与触发器的verilog描述

cjaizss

S-R锁存器

1. 
   
2. module SRlatch(S,R,Q,QN);
   
3. input R,S;
   
4. output Q,QN;
   
5. reg Q,QN;
   
6. always@(R or S)
   
7. begin
   
8.     case ({S,R})
   
9.         2'b01:
   
10.            begin
    
11.              Q=0;
    
12.              QN=1;
    
13.            end
    
14.         2'b10:
    
15.         begin
    
16.             Q=1;
    
17.             QN=0;
    
18.         end
    
19.         2'b11:
    
20.         begin
    
21.             Q=0;
    
22.             QN=0;
    
23.        end
    
24.            endcase
    
25. end
    
26. endmodule
    

复制代码

直接用组合电路（带反馈）：

1. 
   
2. module SRlatch(S,R,Q,QN);
   
3. input R,S;
   
4. output Q,QN;
   
5. assign Q=~(R|QN);
   
6. assign QN=~(S|Q);
   
7. endmodule
   

复制代码

cjaizss

/S-/R锁存器

1. 
   
2. module nSnRlatch(S_L,R_L,Q,QN);
   
3. input R_L,S_L;
   
4. output Q,QN;
   
5. reg Q,QN;
   
6. always@(S_L  or R_L)
   
7. begin
   
8.     case ({S_L,R_L})
   
9.         2'b00:
   
10.            begin
    
11.              Q=1;
    
12.              QN=1;
    
13.            end
    
14.         2'b01:
    
15.         begin
    
16.             Q=1;
    
17.             QN=0;
    
18.         end
    
19.         2'b10:
    
20.         begin
    
21.             Q=0;
    
22.             QN=1;
    
23.        end
    
24.     endcase
    
25. end
    
26. endmodule
    

复制代码

直接用组合电路描述（反馈）：

1. 
   
2. module nSnRlatch(S_L,R_L,Q,QN);
   
3. input R_L,S_L;
   
4. output Q,QN;
   
5. assign Q=(~S_L)|(~QN);
   
6. assign QN=(~R_L)|(~Q);
   
7. endmodule
   

复制代码

[ 本帖最后由 cjaizss 于 2008-7-24 16:58 编辑 ]

cjaizss

D锁存器:

1. 
   
2. module Dlatch(Q,QN,D,C);
   
3. input D,C;
   
4. output Q,QN;
   
5. reg Q;
   
6. always@(C)
   
7. begin
   
8.     if(C)
   
9.     begin
   
10.        assign Q=D;
    
11.        assign QN=~D;
    
12.     end
    
13.     else
    
14.     begin
    
15.        deassign Q;
    
16.        deassign QN;
    
17.     end
    
18. end
    
19. endmodule
    

复制代码

要组合搭：

1. 
   
2. module Dlatch(Q,QN,D,C);
   
3. input D,C;
   
4. output Q,QN;
   
5. wire S_L,R_L;
   
6. nSnRlatch sr1(S_L,R_L,Q,QN);
   
7. assign S_L=~(D&C);
   
8. assign R_L=~((~D)&C);
   
9. endmodule  
   

复制代码

[ 本帖最后由 cjaizss 于 2008-7-24 16:20 编辑 ]

cjaizss

边沿触发式D触发器：

1. 
   
2. module PETDFF(Q,QN,D,clk);
   
3. output Q,QN;
   
4. input D,clk;
   
5. reg Q,QN;
   
6. always@(posedge clk)
   
7. begin
   
8.     Q<=D;
   
9.     QN<=~D;
   
10. end
    
11. endmodule  
    

复制代码

组合描述：

1. 
   
2. module PETDFF(Q,QN,D,clk);
   
3. output Q,QN;
   
4. input D,clk;
   
5. wire QN1,QM,C1,C2;
   
6. assign C1=~clk;
   
7. buf tmp1(C2,clk);
   
8. Dlatch dlatch1(QM,QN1,D,C1);
   
9. Dlatch dlatch2(Q,QN,QM,C2);
   
10. endmodule
    

复制代码

cjaizss

暂时不想写了，晚上有时间再写写带有PRN,CLRN的DFF
以及其电路构造；
一般来说，我都会写两份，上面一份偏向于行为描述，下面偏向于电路的构造。

cjaizss

带设置和清０的正边沿触发D触发器

1. 
   
2. module dff(clk,D,nPR,nCLR,Q,QN);
   
3. input clk,D,nPR,nCLR;
   
4. output Q,QN;
   
5. reg Q,QN;
   
6. always @(posedge clk or negedge nPR or negedge nCLR)
   
7. begin
   
8.     case({nPR,nCLR})
   
9.         2'b11:
   
10.         begin
    
11.            Q<=D;
    
12.            QN<=~D;
    
13.        end
    
14.         2'b10:
    
15.         begin
    
16.            Q<=0;
    
17.            QN<=1;
    
18.         end
    
19.         2'b01:
    
20.         begin
    
21.            Q<=1;
    
22.            QN<=0;
    
23.        end
    
24.     endcase
    
25. end
    
26. endmodule         
    

复制代码

以下为组合电路：

1. 
   
2. module dff(clk,D,nPR,nCLR,Q,QN);
   
3. input clk,D,nPR,nCLR;
   
4. output Q,QN;
   
5. wire s1,s2,s3,s4;
   
6. assign s1=~(nCLR&D&s3);
   
7. assign s2=~(nCLR&clk&s4);
   
8. assign s3=(~s1)|(~clk)|(~s2);
   
9. assign s4=(~nPR)|(~s1)|(~s2);
   
10. assign Q=(~QN)|(~s2)|(~nPR);
    
11. assign QN=~(Q&s3&nCLR);
    
12. endmodule  
    

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nmap

曲高啊，还是要支持。
verilog语法结构是有点象Pascal吗？

还有请教cjaizss斑竹，学硬件系统，可以从
组装无线电收音机套件开始吗？

prolj

弄一个专辑吧，看着方便。

to ls：Verilog是类C的，一开始也是改的C编译器，直接学习Verilog就可以进行逻辑设计。

nmap

收到，谢谢指点。

cjaizss

原帖由 nmap 于 2008-7-26 09:03 发表
曲高啊，还是要支持。
verilog语法结构是有点象Pascal吗？

还有请教cjaizss斑竹，学硬件系统，可以从
组装无线电收音机套件开始吗？

这个完全不需要，现在的硬件系统一般以数字部分为主，学习者需要理解数字计算机的硬件系统。
以及数字电路、CPU的一些原理方面的东西。