锁存器与触发器的verilog描述

cjaizss

T触发器：

1. 
   
2. module tff(clk,Q);
   
3. input clk;
   
4. output Q;
   
5. reg Q;
   
6. initial
   
7.         Q=0;
   
8. always@(posedge clk)
   
9.         Q=~Q;
   
10. endmodule
    

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cjaizss

因为没有写J-K触发器的实现，所以
也不好写T触发器的组合描述。
T触发器至少有两种实现方法：
     一种是使用D触发器，D触发器有两个输入信号，一个D数据信号和一个clk时钟，两个输出信号，Q和QN。连上QN与D，QN作为D的反馈输入就可以组成一个T触发器；
     另一种使用J-K触发器，把J-K触发器的J,K输出都始终拉高，就是一个T触发器。

realsemi

一般很少用latch了，除非特殊需求
flipflop，一般也用dff