VHDL硬件描述语言与数字逻辑电路设计

lixiaosch

楼主的行为值得顶！！

lixiaosch

顶楼主！！

tmars10105

谢谢楼主，刚开始学习这个

cimcyb_27

7、8、9、10下载不了

gigabyte

好大啊，有些下不了啊

jetbillwin

楼主上传好累，偶下载要和好累。不过谢谢喽

KK1987N

dddddddd

HongLian3

好东西，谢谢楼主~
有时候混合仿真什么的还是会用到VHDL的

system888net

响应lz,贴一个简单的反向器(非门),x是输入,y是输出
library ieee;
use ieee.std_logic_1164.all;
ENTITY 面包 IS
     port (
                x: in    std_logic;
                y: out  std_logic)；
END  面包
ARCHITECTURE 啤酒 OF 面包 IS
begin
        y <= not x;
end 啤酒

cjaizss

原帖由 system888net 于 2009-10-1 16:08 发表
响应lz,贴一个简单的反向器(非门),x是输入,y是输出
library ieee;
use ieee.std_logic_1164.all;
ENTITY 面包 IS
     port (
                x: in    std_logic;
                y: out  std_logic) ...

......你用的是什么东西编译成网表的？居然支持汉字？...........