ALU 的设计与实现

mik

以前写的一篇东西
http://blog.chinaunix.net/u/11773/showart.php?id=190540

怎样用 Verilog HDL 语言来描述?

一剑凌云山海情

串行加法器的延迟太大，特别32位，这样做对速度影响太大。
建议用先行进位加法器。
可以参考《逻辑与计算机设计基础》(美) M. Morris Mano, (美) Charles R. Kime著
里面原理和VHDL代码都有

mik

那篇东西是很基础的东东，《逻辑与计算机设计基础》我有，只是没看多少页

cjaizss

原帖由 一剑凌云山海情 于 2007-3-31 14:00 发表于 2楼  
串行加法器的延迟太大，特别32位，这样做对速度影响太大。
建议用先行进位加法器。
可以参考《逻辑与计算机设计基础》(美) M. Morris Mano, (美) Charles R. Kime著
里面原理和VHDL代码都有

32位实现每位都先行进位是绝对不现实的。

一剑凌云山海情

原帖由 cjaizss 于 2007-3-31 23:12 发表于 4楼  

32位实现每位都先行进位是绝对不现实的。

肯定不会每一位都先行进位。看门电路的fanout能力了。
对了，在加法器的设计上，除了这两种方案，还有其他的实现办法吗？

cjaizss

可以用组间先行进位的方法来实现加法器，串行和并行综合而成
也可组间串行。

[ 本帖最后由 cjaizss 于 2007-4-1 18:28 编辑 ]

cjaizss

4位串行进位加法器

1. 
   
2. module ADD_BIT(x,y,cin,s,cout);
   
3. input x,y,cin;
   
4. output s,cout;
   
5. assign s =x ^ y ^ cin;
   
6. assign cout = (x & y) | (x & cin) | (y & cin);
   
7. endmodule
   
8. 
   
9. 
   
10. module ADD_ALL_4bits(X,Y,CIN,S,COUT);
    
11. input [3:0] X;
    
12. input [3:0] Y;
    
13. input CIN;
    
14. output [3:0] S;
    
15. output COUT;
    
16. wire c1,c2,c3;
    
17. ADD_BIT ab1 (X[0],Y[0],CIN,S[0],c1);
    
18. ADD_BIT ab2 (X[1],Y[1],c1,S[1],c2);
    
19. ADD_BIT ab3 (X[2],Y[2],c2,S[2],c3);
    
20. ADD_BIT ab4 (X[3],Y[3],c3,S[3],COUT);
    
21. endmodule
    

复制代码

[ 本帖最后由 cjaizss 于 2007-4-1 17:25 编辑 ]

cjaizss

完全描述4位先行进位加法器的代码我是写不下去了，写起来比较郁闷

mik

原帖由 cjaizss 于 2007-4-1 17:34 发表于 8楼  
完全描述4位先行进位加法器的代码我是写不下去了，写起来比较郁闷

  来讲讲先行进位的思路吧

cjaizss

以下是4位整数的加法器，使用的是组间串行进位。2位一组

1. 
   
2. module ADD_2bits(X,Y,CIN,S,COUT);
   
3. input [1:0] X;
   
4. input [1:0] Y;
   
5. input CIN;
   
6. output [1:0] S;
   
7. output COUT;
   
8. wire c;
   
9. assign c = (X[0] & Y[0]) | ((X[0] | Y[0]) & CIN);
   
10. assign COUT = (X[0] & Y[0])
    
11.                 | ((X[1] | Y[1]) & (X[0] & Y[0]))
    
12.                 |  ((X[1] | Y[1]) & (X[0] | Y[0]) & CIN);
    
13. endmodule
    
14. 
    
15. module ADD_4bits(X,Y,CIN,S,COUT);
    
16. input [3:0] X;
    
17. input [3:0] Y;
    
18. input CIN;
    
19. output [3:0] S;
    
20. output COUT;
    
21. wire c;
    
22. ADD_2bits ADD_2bits_1(X[1:0],Y[1:0],CIN,S[1:0],c);
    
23. ADD_2bits ADD_2bits_2(X[3:2],Y[3:2],c,S[3:2],COUT);
    
24. endmodule
    
25. 
    

复制代码

[ 本帖最后由 cjaizss 于 2007-4-1 18:19 编辑 ]