在quartus 中使用reg变量作为常量可能会出问题例如：

module a(data_in,data_out);
input data_in;
output data_out;
reg data_out;

always@(data_in)
begin
data_out=~data_in;
end

endmodule

module regtest(clk,data_out);
input clk;
output data_out;

reg vcc;

initial
     vcc=1;

a(vcc,data_out);

endmodule
...

文件: quartusⅡ软件的使用.pdf 大小: 1961KB 下载: 下载 本文来自ChinaUnix博客，如果查看原文请点：http://blog.chinaunix.net/u1/41638/showart_434116.html

如题，在quartus中如果有大量未分配的引脚，则系统可能会将引脚随机分配到板子的引脚上。这可能会带来各种问题。
因此，测试的时候一定要注意。如果暂不想分配所有引脚，则可以先用部分引脚，但这些引脚最好都分配。

1.Error: Top-level design entity "test" is undefined

原因：顶层模块的module名 没有和 工程名同名

解决方法：把顶层模块的 module名 改成 和工程名 同名

2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk_in" cannot be declared with type "re...

首先下载quartus和nios的安装文件。下载地址如下：
quartus 10.0 Linux版：
Altera提供的软件安装光盘（全） 3.99GB
quartus_linux.sh" target="_blank" target="_blank">10.0_quartus_linux.sh 3.92GB

在组合逻辑中写case语句时，一般的情况下，一定要包含所有的分支条件，每个条件覆盖所有的敏感列表
（case中使用的变量）,并且加上default。以避免综合的过程中产生锁存器，而得不到正确的结果。
例如：