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楼主: cjaizss

[数字设计]抓外部信号的沿 [复制链接]

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发表于 2010-10-21 20:02 |显示全部楼层
擦,看不懂,牛人哪,顶一个

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发表于 2010-11-09 13:52 |显示全部楼层
其附近如果有毛刺,那么就有抓不到的危险。
QQ三国外挂
qq幻想世界外挂
QQ华夏外挂
问道外挂
龙之谷外挂

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发表于 2010-11-09 16:45 |显示全部楼层
我们再假设信号极其恶劣的情况下,怎么办?
人的想象力是无穷的,我们可以想到占空比的手段,这个多少有点 ...
cjaizss 发表于 2010-10-21 13:34



    学习大牛了!

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发表于 2010-11-09 21:26 |显示全部楼层
毛刺是不可完全避免的,rst信号一般来说不同于I/O,不像IO那样会有太多的毛刺
cjaizss 发表于 2010-10-21 15:52



    是,基准信号的质量很重要,这是基础.

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日期:2015-03-04 09:56:11数据库技术版块每日发帖之星
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发表于 2010-11-10 14:37 |显示全部楼层
本帖最后由 cjaizss 于 2010-11-10 14:38 编辑
擦,看不懂,牛人哪,顶一个
pengjianbokobe 发表于 2010-10-21 20:02



    晕死,看不懂还顶还牛人的?
   看不懂的时候,完全可以在心里当作者是一SX,然后潇洒的走开,什么也不留下

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发表于 2010-11-12 07:17 |显示全部楼层
这是边沿触发器做的事,NN年前就已非常成熟,搞软件的,就别操心这个了。
打个冷气,很抱歉。还是敬佩你的钻研精神。

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发表于 2010-11-12 10:08 |显示全部楼层
这是边沿触发器做的事,NN年前就已非常成熟,搞软件的,就别操心这个了。
打个冷气,很抱歉。还是敬佩你的 ...
beepbug 发表于 2010-11-12 07:17



   想请教你一个问题,一直没明白,请指教
   awlays@(posedge clk)
        b<=a;
   这是一个什么东西呢?
   如果verilog不喜欢,那么
  process(clk)
   begin
   if clk = '1' then
       b<=a;
   end if;
   end process;

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发表于 2010-11-12 10:29 |显示全部楼层
这是边沿触发器做的事,NN年前就已非常成熟,搞软件的,就别操心这个了。
打个冷气,很抱歉。还是敬佩你的 ...
beepbug 发表于 2010-11-12 07:17



    很不幸啊,偶不是搞软件的,不钻研这些,偶就没饭吃了。请教大牛那么我的这个需求该怎么设计呢?

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日期:2016-07-05 06:20:00
发表于 2010-12-02 22:13 |显示全部楼层
回复 1# cjaizss
verilog、fpga,我多少有些了解。
你是从代码角度考虑问题,用软件解决。
通信中有个概念叫滤波,还有个概念叫卷积,两个思路都可以解决你这个问题。可以用软件实现,也可以用硬件实现。
你的程序,某种程度上就是在滤波。但是你要想在确保可靠的基础上实现程序简洁,维护简便,还是多加几个电子元件做滤波或卷积吧。
外行随口说说,哈哈哈哈~~

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发表于 2010-12-02 22:21 |显示全部楼层
本帖最后由 cjaizss 于 2010-12-02 22:36 编辑
回复  cjaizss
verilog、fpga,我多少有些了解。
你是从代码角度考虑问题,用软件解决。
通信中有个概念 ...
cheveu 发表于 2010-12-02 22:13



    恩,的确有点像滤波,但还是不同的,滤波的对象是复杂的信号,不是像这样简单的信号,这个只是过滤毛刺,不同于信号列中的高频部分。其实,我的这段电路已经相当于单个信号的“滤波”电路了。
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